Su propio ASIC de código abierto: SkyWater-PDK planea el primer perno de 130 Nm en 2020

Es posible que haya visto el artículo de Maya Posch sobre las primeras herramientas ASIC de código abierto de Google y SkyWater Technology. Se prevé un mayor acceso para producir chips personalizados (circuitos integrados de aplicación específica) diseñados con herramientas de código abierto e implementados utilizando las instalaciones de fabricación de chips existentes. ¿Mi primer pensamiento? ¿Cuánto cuesta grabar? Es decir, ¿cómo tomo el proyecto en mi pantalla y pongo partes reales en mis manos? Le pedí a Tim Ansel de Google que me explicara un poco más sobre los objetivos del proyecto y cómo obtendré mi parte.

Los objetivos son bastante simples. A Tim y sus colaboradores les gustaría ver el hardware abierto, así como los programas. El modelo, en el que equipos de personas se construyen mutuamente sobre el trabajo, ya sea de forma indirecta o indirecta, ha dado lugar a muchos programas muy poderosos. Tim tuvo cierto éxito en lograr que la gente se interesara en desarrollar FPGA y ayudó a producir herramientas abiertas para hacerlo. Los ASIC personalizados son el siguiente paso lógico.

¿Quién necesita ASIC de código abierto?

Por supuesto, FPGA y ASIC no son la respuesta a todos los problemas. No podemos evitar notar que algunos de los ejemplos que ve, incluido el nuestro, a veces son mejores para el aprendizaje que realmente prácticos. Por ejemplo, la muestra clásica para aprender sobre máquinas de estado en FPGA es un semáforo. ¿Por qué no? Todos entienden lo que tiene que hacer, tiene una lógica de estado clara y puede hacerlo tan simple como desee o bastante complejo si se siente como botones de vehículos y peatones o cambios de acuerdo con los horarios.

Sin embargo, si realmente construyeras un semáforo, no tendría mucho sentido hacerlo en FPGA. Incluso el microcontrolador más simple lograría la tarea y sería más barato de comprar y con costos de ingeniería por un amplio margen.

Los ASIC ocupan un nicho similar, pero con una ligera diferencia. Como ventaja, deberían ser más densos, más rápidos y menos potentes que un FPGA similar. Esto tiene sentido porque el ASIC es una especie de FPGA, donde las conexiones se realizan con líneas metálicas dedicadas en lugar de ser generalmente personalizables. También puede eliminar exactamente los circuitos que desee, o al menos elegir entre una variedad de celdas en lugar de usar lo que el arquitecto FPGA haya decidido que necesita. Incluso puede incluir celdas analógicas junto con circuitos digitales.

Por el contrario, los ASIC no son adecuados para los imprudentes. Históricamente, registrar un ASIC ha sido muy caro. Así que tiene muchas piezas pero, oh, olvidó que un contador debe restablecerse a un número cero. En FPGA, eso es una pequeña molestia; simplemente cambia la configuración, especialmente ahora que los FPGA que alguna vez fueron programables son raros fuera de algunas aplicaciones. Incluso si tiene que descartar un FPGA y programar otro, generalmente no son muy costosos a menos que sean dispositivos muy grandes o resistentes a la radiación.

Si comete ese error en ASIC, tiene un gran problema. No puede cambiar nada en las partes que tiene. Necesita tener un nuevo conjunto construido con nuevos costos iniciales. En el mundo empresarial, tal error puede poner fin a su carrera.

Tim explica que su grupo objetivo, sin embargo, no son los ASIC personalizados de construcción profesional. Somos nosotros. Los piratas informáticos y los internautas que quieren crear circuitos integrados personalizados. También puede haber algún mercado de estudiantes, aunque las escuelas a menudo ya tienen acuerdos para que esto sea factible.

Tim señala, sin embargo, que muchos de estos acuerdos escolares se relacionan con acuerdos de divulgación que los estudiantes deben firmar, por lo que es posible que las herramientas abiertas estimulen nuevas investigaciones publicadas que serían algo bueno. Sin embargo, entiendo que creen que la mayor parte del interés será de nuestra comunidad.

Lo notable de este proceso es que el proceso de 130 nm utilizado no es tecnología de vanguardia. El fabuloso Skywater Technologies fue construido por Cypress Semiconductor en 1991 en Bloomington, Minnesota. Tim dice que los diseñadores profesionales se han alejado tanto de estas grandes geometrías que nuestros diseñadores pueden tener que recuperar algunos conocimientos perdidos en el camino para obtener el mayor beneficio de los circuitos integrados realizados en los procesos más grandes en este momento. Pero la infraestructura existente es una gran parte de lo que hace que este proyecto sea más asequible.

Entonces, ¿cómo se obtienen?

Tim tenía mucho que decir sobre las bibliotecas de células eminentes y cómo cada una estaba configurada para un propósito diferente (por ejemplo, alta densidad o baja potencia o alta velocidad). Sin embargo, queríamos saber cómo obtendríamos piezas reales. Al parecer, algunos detalles o aún se procesan.

Dispositivos a escala de chip con un centavo de Cp82 CC-BY-SA 3.0

En noviembre, planean pedir una oblea multiproyecto con 40 espacios. Todavía no saben si tendrán que suplicar y suplicar para conseguir 40 proyectos o si tendrán que quitar la selección de todos los posibles candidatos. Si eres uno de los 40, obtendrás unos 10 mm cuadrados para jugar y terminar con entre 100 y 300 fichas en un paquete a escala de fichas (CSP). Puede ver un CSP típico sentado en un centavo estadounidense en la foto adjunta.

Hay algunas condiciones. Enviará su diseño en GitHub (o algún repositorio público similar), por lo que su proyecto será de código abierto. Eso significa que incluso si no eres uno de los 40, simplemente sacas tu chip para que el mundo lo vea. La fundición verificará automáticamente que su proyecto cumpla con ciertos criterios técnicos. En este punto inicial, parece que no hay un plan firme sobre cómo seleccionarán los proyectos para su inclusión en la primera carrera. Presumiblemente, si muchos participantes y las cosas funcionan bien, habrá más oblatos en 2021.

Aún quedan muchas preguntas sin respuesta. ¿Puede permitirse lanzar su propia cinta? Si es así, ¿todavía tienes que ser de código abierto? ¿Qué pasa si tienes algunos fabricados y luego quieres más? ¿Cuánto cuesta eso? Esto es muy temprano y todavía no sabemos las respuestas a estas preguntas, pero los detalles se irán reuniendo con el tiempo.

La clave

Como dije anteriormente, los ASIC no son para todos y ciertamente no son para personas que intentan depurar. El control es esencial para un proyecto ASIC exitoso. Esto significa que mucho de esto dependerá de los simuladores disponibles y de la calidad de los modelos disponibles. Es desgarrador gastar mucho tiempo y dinero en obtener circuitos integrados que no funcionan a las velocidades que necesita, que consumen más energía de la que esperaba o que simplemente no funcionan.

Muchas veces se puede usar un FPGA para validar algunos o todos sus proyectos antes de intentar ir a un ASIC. Cuando eso funciona, funciona bien. Sin embargo, debido a las diferencias entre las dos tecnologías, no es tan simple como pensar en ASIC como un FPGA fijo. Tiene los mismos problemas que podría pasar de un circuito cableado a mano a una PCB. Lógicamente son iguales. Pero todos sabemos que puede tener problemas con esa transición debido a las diferentes características. Es el mismo problema aquí. ¿Cómo prueba sus celdas analógicas? ¿Se distribuirá el reloj de la misma forma? Y los ASIC tienen requisitos rápidos o potentes difíciles de imitar en una etapa de validación.

Tim Ansel pronunció un discurso en línea hoy anunciando oficialmente el proyecto. Vea más detalles sobre el nodo de proceso en sí y las herramientas utilizadas para diseñarlo:

Entonces, ¿intentarás diseñar tu propio circuito integrado? Anteriormente estuve involucrado en el desarrollo de ASIC, pero podría estar interesado en mi propio proyecto personal solo para poder hacer todos los pasos. Háganos saber qué IC desea dibujar, o ver a alguien más dibujar, en los comentarios.

Imagen de título: Peellden / CC BY-SA 3.0

  • alfcodificador dice:

    chips personalizados, es seguro, bonito, bastante bueno 🙂 porque imagino que tendremos un entorno de desarrollo fpga de código abierto (o gratuito) con un software genial con un gran fpga, luego, cuando terminemos con el verilog, enviemos el binario para hacer el asic, luego podemos elegir soic-28 por ejemplo y 15 piezas y después de una o dos semanas obtendremos nuestras fichas 🙂

  • Ren dice:

    Home

    ¡Guau! ¡Aquí mismo en Minnesota!

    Entonces, ¿cuántos transistores (BJT, FET, etc.) o puertas se pueden colocar cómodamente en uno de estos paquetes de chips de 130 nm?
    (Regla del pulgar)

    Supongo que algunos lectores de HaD tienen (¡sin juego de palabras, de verdad!) Algo de experiencia con el diseño de silicio crudo.

    • rnjacobs dice:

      Que yo recuerde, y he estado tratando de recordar las clases universitarias de hace mucho tiempo, un nMOSFET individual ocupa alrededor de 15 cuadrados (tamaño del proceso). Entonces, si los dados individuales son realmente (10 mm) ², tiene espacio para millones de transistores.

      La combinación de pMOS y nMOS impone un costo adicional de luz.

    • Markus dice:

      El AMD Barton (Athlon XP) tiene 100,99 mm² y 54,3 millones de transistores.
      https://de.wikipedia.org/wiki/AMD_Athlon_XP#Barton

      Pero Pentium 4 Northwood como 55 millones de transistores a 145 mm²
      https://en.wikipedia.org/wiki/Transistor_count

    • Vejestorio dice:

      Suficiente, de 5 a 10 millones (tamaño mínimo) de puertas de cm más o menos. Puede hacer un ASIC digital muy insignificante en 10x10 mm de oblea de 130 nm. Comparable con Pentium CPU 3 ...

      Es probable que la restricción sea capas de metal e IP para cosas como RAM. Por supuesto, puede crear su propia SRAM-IP copiando circuitos flip-flop pegados, pero será menos denso que uno fabricado por la fundición, ya que generalmente superan el DRC, pero lo resisten debido al patrón específico.

      Necesito comprobar esto. Un proyecto genial.

      • tekkieneet dice:

        SRAM es uno de los más fáciles de hacer y más útiles, por lo que es probable que formen parte de la biblioteca estándar. Las fábricas de chips lo utilizan como referencia por su densidad. Un curso de graduación decente en VLSI le enseñaría cómo construir uno.

        En cuanto a hacer SRAM con F / F, su F / F promedio no disminuye hasta 6T. : P Tendrá problemas para resolver los problemas de entrada / salida del ventilador. El antiguo MUX agregaría una gran cantidad de niveles de puerta con muchos retrasos para cualquier matriz SRAM insignificante.

        La SRAM contemporánea está conectada junto con líneas de bits de manera muy similar a las celdas DRAM, ya que esta es la única forma eficiente de puerta de enlace para lidiar con una gran cantidad de celdas individuales conectadas a un bus de datos.

      • Sykobee dice:

        No creo que este sea un 10 × 10, más bien un 4 × 4 con 6 de los que lleva el arnés estándar (RISCV + RAM + Power + IOMux).

        Pero usando el ejemplo de P4-130nm por encima de 55 en 145, aún podría obtener 3.8 millones de transistores en el área permitida. Pero eso es si este proceso de 130 nm es incluso comparable a los 130 nm de Intel en el pasado.

        Probablemente lo suficiente para incluir uno de los proyectos de Amiga FPGA en su interior.

    • Ren dice:

      Gracias por las respuestas, estoy impresionado, pero los paquetes de escala de paquetes son esos pequeños puntos en el centavo, no 100 mm ^ 2.
      Dejar cojines alrededor de la periferia para las conexiones óhmicas se separará de esa propiedad.

  • Ren dice:

    Construye tu propio juego de palabras
    Fichas FOSSi v. Chip Foose.

  • Oetwi dice:

    Imagino un chip de dos procesos: un kernel compatible con Linux para facilitar la comunicación con el mundo exterior (pila de IP probada, soporte para básicamente todos los protocolos, hardware familiar y fácilmente disponible, etc.) que habla con el segundo kernel en el chip. Ese segundo kernel haría cosas típicas de -C como tiempo real duro y proporcionaría muchas interfaces personalizadas (UART, I2C, SPI, ...) para comunicarse con el hardware.
    Si la interfaz entre los dos núcleos está bien definida y estrictamente controlada, debería ser posible tener un chip conectado a la red, manteniendo el importante control de hardware perfectamente separado. Lo cual sería bueno desde una perspectiva lógica y también por seguridad.
    Entonces, un chip para crear aplicaciones de IoT comparativamente seguras.

    Las partes más necesarias (por ejemplo, procesamiento de núcleos, interfaces de dispositivo más lentas, todos los programas necesarios) deben estar disponibles gratuitamente. Alguna interfaz DDR puede ser difícil de encontrar, pero sería necesaria para Linux completo; no veo Linux en la RAM en el chip en la técnica de 130 nm.

    También sería bueno comparar las herramientas y los libros de código abierto disponibles con los que se utilizan comercialmente.

    • Vinalon dice:

      Hay algunos chips que se ajustan a esa descripción: mire el procesador Beaglebone Black Sitara o la línea STM32MP1.

      • Oetwi dice:

        ¡Gracias por los consejos! Sabía que existían tales chips (el Xilinx Ultrascale también se acerca, pero está reemplazando un núcleo de µC para FPGA). Pero no sabía que estaban disponibles en versiones de "bajo consumo" y "bajo precio" (relativamente hablando) como el STM32MP1 más pequeño.
        Siendo realistas, para muchas aplicaciones de IoT o de control / gestión remotos, incluso los STM ya son abrumadores. Hacer un concepto similar en algo como el transbordador google / skywater "solo" tendría la ventaja de demostrar que es posible con herramientas / datos abiertos y podría agregar esa interfaz extraña que necesita, pero nadie se molestó en comprar un chip de estante adicional barato .

        Un generador de números aleatorios real sería un chip para el que el código abierto hasta GDS podría, sin embargo, hacer felices a algunas personas.

      • nes dice:

        Y Freescale Vybrid. Además, algunas de las familias i.MX tienen Cortex M4 / 7 para eliminar tareas difíciles en tiempo real. La libreta de direcciones física casi completa está disponible para ambas mitades a través del punto de mira y Vybrid incluye semáforos de dispositivos en lugar del espionaje de caché adecuado.

  • LonC dice:

    La GPU de código abierto sería genial.
    ¿O algo así como una interfaz analógica completa para un canal de osciloscopio en un chip?

    Bueno, eso supera mi nivel de habilidad, pero me encantaría verlo.

    • matemático dice:

      Bueno, aquí tienes;)

      • matemático dice:

        Bueno, no es una GPU sino un primer paso.

    • Alan dice:

      ¿Un solo canal pre-terminal? ¿Como una versión cortada del ADS54J66 o del AD6649? Me gusta el sonido de eso.
      Manteniendo la frecuencia de muestreo de ADC por debajo de 150Mps para facilitar los límites del proyecto, más potencia DSP después del ADC crearía una herramienta impresionante para los estudiantes que desean jugar con DSP en un entorno del mundo real.

  • Lobo dice:

    Veo que de 100 a 300 nuevos chips SID 6581/8580 llegarán al mercado en un futuro próximo. 😉

    • stranga1968 dice:

      También sería bueno recrear los circuitos integrados personalizados de Amiga AGA para los nuevos PCB.

      No me importará cuadriplicar POKEY DIP40 para mi tablero Major Major.

    • Pedro dice:

      Fichas ULA ZX Speccy: D

  • Matías dice:

    Mi sueño es desarrollar un fotodiodo sensible a la longitud de onda, “espectrómetro de un píxel”. El silicio tiene un espectro de absorción tal que varios diodos apilados uno encima del otro ven diferentes longitudes de onda porque las longitudes de onda cortas se absorben con más fuerza que las longitudes de onda largas.

    Hay un sensor de imagen con tres canales: https://en.wikipedia.org/wiki/Foveon_X3_sensor

    Pero estoy soñando un poco con algunos canales ondulados más. Al leer Wikipedia, el elemento sensor Foveon X3 tiene un grosor de 5 um, y en un proceso de 130 nm quizás sean posibles unos 32 canales.

    • buque de vapor dice:

      130 nm es la longitud mínima de la puerta de MOS, no el grosor del sustrato. Eso de unos 500 µm

      • Matías dice:

        Dejo entrar la espectroscopia, pero no sé nada sobre el diseño de chips. ¡Gracias por el comentario! ¿Cree que es factible colocar varios fotodiodos uno encima del otro, alcanzando varios micrómetros de espesor estructural en el sustrato según sea necesario para la sensibilidad de la longitud de onda desde UV-A hasta el infrarrojo cercano?

        • RW versión 0.0.3 dice:

          En realidad, no "coloca el diodo", sino que lo construye con capas enmascaradas de semiconductores y aislantes depositados en el sustrato, por lo que cada diodo es un par mínimo de capas. Entonces, si es posible hacer capas de diodos, también consumirá muchas capas y capas = $$$$, así que no estoy seguro de cuántas tendrás que jugar en un proyecto de este tipo.

          • Este chico dice:

            Sospecho que hay un cálculo de demanda fijo. AFAIK realmente no podría construir algunos chips en la oblea para decir 10 capas, y otros hasta 30 capas, porque el procesamiento requerido para las 20 capas después de que los primeros chips sea "Completo" afectaría las capas superiores de estos chips. . Hay algunas cosas como las capas limitantes factibles para mitigar algunos de estos efectos, pero eso sería bastante difícil de hacer en obleas “únicas”.

            No creo que el silicio de código abierto realmente despegue hasta que alguien diseñe un proceso de lecho desenmascarado confiable (un lecho óptico basado en DLP o un rayo electrónico parece más probable para la escala de nodos que se ofrece aquí) con un rendimiento suficiente. Pero es alentador ver que los primeros proyectos están comenzando y sentando las bases. Hay tantas cosas interesantes que se podrían lograr con silicio personalizado de bajo recuento de piezas.

  • Stephane Hockenhull dice:

    ¿Encuesta de apuestas sobre las fechas de reemplazo del chip C64 PLA, SID, VIC-II de la sucursal?
    Diablos, hagamos todo el set.
    Los circuitos base ya están disponibles.

    • RW versión 0.0.3 dice:

      Simplemente coloque todo en el mismo lanzador para que tengamos relojes inteligentes inteligentes C64.

      • Julian Silden Langlo dice:

        El estándar nRF52 de Marsh, que se puede encontrar en muchos dispositivos bluetooth, ya es mucho más rápido que C64.

        • RW versión 0.0.3 dice:

          Sí, probablemente sea factible conectar y reproducir un emulador culpable en uno de esos chips bluejack o algo similar

      • Pedro dice:

        es lo suficientemente simple como para ponerlo en un FPGA pequeño como Xilinx Spartan XC6SLX9 en ZX UNO, que puede hacer Speccy, Apple2, C64, MSX, CPC, NES y muchos otros 8 bits. Probablemente también sea factible una FPGA más pequeña. Nos faltan nuevas tapas de teclas: muchas son reutilizables, pero pocas teclas son bastante únicas y carecemos de chips patentados como chips C64 PLA, SID y VIC-II o ZX Speccy ULA (hay reemplazos en FPGA y placas que no son necesarias ) Amiga AGA y así sucesivamente, los sistemas antiguos con el tiempo se extinguen ahora hay suficientes C64 y Speccys en el mercado para guardar chips y reparar placas en mejores condiciones, pero esta fuente es limitada y se secará.

  • Hombre sin marcar dice:

    Llevo años soñando con esto, incluso he realizado algunas configuraciones y simulaciones con Electric VLSI y SPICE. ¡Realmente espero que esto despegue!

  • zoobab dice:

    https://chips4makers.io/ tiene planes similares, quizás con libre-soc https://libre-soc.org/

    ¡Espero ver un chip RISCV ejecutando Linux lo antes posible!

  • Tjaaaaaaar dice:

    Difícil de superar la FPGA reciente (típicamente

    • Palmadita dice:

      "Difícil de superar la FPGA reciente (normalmente

      Energía.

      Bueno, también depende exactamente de lo que estés haciendo. 130 nm puede empujar 1 GHz dependiendo de lo que esté haciendo, y no puede alimentar la lógica general de los FPGA tan rápido.

      Pero en general estoy de acuerdo. 130 nm es un proceso muy sólido para proyectos analógicos.

      • TheRainHarvester en YouTube dice:

        ¡Quizás consigamos un detector de objetos neuronales análogo, entrenado y de bajo consumo!

  • nes dice:

    La limitación de 40 E / S apesta un poco. Hace que sea difícil tener una idea que valga la pena escribir, especialmente cuando hay tanto espacio disponible. Hay suficiente espacio para un clon de Propeller + algunos periféricos exóticos, por ejemplo, pero apenas hay suficiente E / S para crear una interfaz de red mientras que queda suficiente para cualquier otra cosa. También puede olvidarse de tener un ancho de banda de RAM externo útil.

    Sin embargo, el RISC V gratuito lanzado para BIST es agradable.

    • Jonmayo dice:

      Una red transputadora o XMOS no necesita muchos pines y puede cambiar a través de una gran cantidad de procesadores si tienen múltiples puertos. HyperTransport se puede reducir a 2 bits y tan lento como 200 MHz por enlace. Un microcontrolador de 40 pines que pueda hablar PCI / PCIe a través de HT podría ser útil para cualquiera. Podría ser más útil oler un autobús para hacer una configuración o un diagnóstico en lugar de ser el propietario del autobús.

      • nes dice:

        Me arriesgaría a adivinar en ese nodo de proceso, las velocidades de E / S funcionarán, ¿tal vez 100MHz? : - / ¿Tienen incluso LVDS?

        • Jonmayo dice:

          El Pentium 4 (Northwood) tenía 130 nm y se distribuía con velocidades de hasta 2,2 GHz. Algo mucho más antiguo como Pentium MMX (P55C) se hizo en 0,35 μm y se registró de 120 MHz a 150 MHz.

          En última instancia, habrá límites de proyecto que lo limitarán a una velocidad superior a 100 MHz y no a este nodo de proceso.

    • tekkieneet dice:

      Necesitaría tener SERDES IP para implementar algo como PCIe. Si su biblioteca "gratuita" no lo acompaña, tendrá que autorizarlo.

      El 40 I / O casi significa GPU, el chip Amiga de entrada está fuera de la mesa. (OCS está en 48 pines)

      • Alan dice:

        JESD204B puede bombear una gran cantidad de datos en muy pocos pines. Luego está USB-C, USB 3.0 y ... diablos, incluso USB 2.0 tiene (teóricamente) 480 Mbps.

        El problema se convierte en la necesidad de un segundo chip para descifrar y distribuir los datos de alta velocidad que produce el primer chip.

      • tekkieneet dice:

        Aún necesitará SERDES para transmitir o recibir datos en serie, sin importar de qué interfaz esté hablando. Si está utilizando SERDES externos, todavía encontrará el problema de quemar pines de E / S paralelos.

        Algo que tenga un PLL lo suficientemente rápido, un circuito de control para serializar datos en paralelo y algo con un receptor lo suficientemente rápido, un circuito de recuperación de reloj para convertir los datos en serie en paralelo. La velocidad de datos en serie es tal que tendrá mucha magia negra analógica, puede incluir ecualización, PLL y otras cosas funcionando a una velocidad específica con poco voltaje.

  • Víctor dice:

    El mejor proyecto será FPGA de código abierto, por lo que no más ingeniería inversa de proyectos comerciales. Y utilice las herramientas de síntesis de código abierto existentes.

    • tekkieneet dice:

      Rápidamente se encontraría con patentes propiedad de los grandes que ya están en la industria de FPGA. ¿Crees que es tan fácil romper?

      • Víctor dice:

        Habrá muchas caries. FPGA como hace 20 años será útil y el primero completamente documentado.

  • pelrun dice:

    Esto me recuerda cuando BatchPCB comenzó. PCB real y profesional! Los fanáticos no podían soñar con acceder a esos antes sin pagar $$$$ y manejar todo tipo de problemas logísticos. Y ahora es tan simple y tan corriente que puede obtener diez computadoras de una calidad ridículamente alta en tres días por menos del precio de una comida en McDonalds.

    Esto probablemente no llegará tan lejos, pero incluso si se dispara, será increíble.

  • mac012345 dice:

    Tapeout en noviembre?
    Supongo que será mejor que empieces a trabajar hace tres meses ...

    • tekkieneet dice:

      De hecho, necesitaría un diseño que se ejecute en RTL. 3 meses es apenas tiempo suficiente para hacer los arreglos y los últimos retoques antes de comprometerse.

  • Pedro dice:

    Me pregunto si las solicitudes como las que tenemos ahora son una forma viable de mantener los FAB más antiguos con los procesos de nm antiguos todavía en funcionamiento, ojalá pudiéramos reemplazar las cosas retro y los nuevos proyectos interesantes.

  • forma inteligente dice:

    ¡Pido el chipset Amiga! Jajaja

  • Anders Jackson dice:

    El RISC V gratuito en la biblioteca debería ser bueno. Incluso la versión más simple sería hermosa.

Manuel Gómez
Manuel Gómez

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