La próxima era de los circuitos integrados 3D
El modelo pedagógico del circuito integrado funciona así: tomar una oblea de silicio, sacar unos pozos, poner un poco de silicio con fósforo, enmascarar un poco del chip, poner un poco más de silicio con boro y colocar un poco de metal. entre todo. Este es un modelo extraordinariamente básico de cómo funciona la planta de semiconductores moderna, pero no es terriblemente inexacto. La conclusión que cualquiera sacaría al saber esto es que los chips son esencialmente dispositivos tridimensionales. Pero las capas son muy pequeñas y el grosor general de las capas activas de viruta es más delgado que el del cabello humano. Un poco de estudio y pensamiento y se dará cuenta de que la estructura de un circuito integrado en realidad no está en tres dimensiones.
Recientemente, los rumores y las conjeturas esclarecidas provenientes de expertos en silicio han mostrado que los chips tridimensionales reales son el futuro de la industria. Estas virutas no engrosan algunas capas como en el ejemplo anterior. En lugar de unas pocas docenas de capas, se comprimirán 100 o más capas de transistores en una sola pieza de silicio. Las razones de esta transición van desde acortar la distancia que deben recorrer las señales, reducir la resistencia (y por lo tanto el calor) y optimizar el rendimiento y la potencia en un solo proyecto.
Las ideas que afectan a la generación actual de chips tridimensionales no son nuevas; estos conceptos han existido desde el comienzo de la industria de los semiconductores. La noticia es cómo estos dispositivos eventualmente llegarán al mercado, los desafíos que enfrentan actualmente Intel y otras compañías de semiconductores, y lo que significarán para la generación de chips en unos pocos años.
La historia de los chips 3D
Muchos circuitos diferentes en el mismo dado, conectados entre sí con enlaces tridimensionales. Fuente de la imagen: Pavlidis & Friedman, Proyecto de circuito integrado tridimensional (2010)
A finales de la década de 1960 y principios de la de 1970, los chips se volvieron cada vez más complejos. La vanguardia de la tecnología de semiconductores ha pasado de los amplificadores de observación y los pequeños paquetes digitales a los semiconductores con miles de transistores y, por lo tanto, dependen cada vez más de las conexiones entre diferentes partes de estos chips.
En la marcha de la tecnología durante los últimos cincuenta años, los transistores han pasado de ser algo que se ve con el ojo humano a pequeños bits de unos pocos átomos de ancho. La vinculación se está convirtiendo en la opción de proyecto dominante, especialmente con la creciente complejidad de los proyectos, el aumento del ancho del bus y más entradas y salidas.
Dado que todos los circuitos integrados, excepto los más básicos, son esencialmente tridimensionales, la elección obvia para colocar estos enlaces fue la misma solución en cualquier gran metrópoli; si no puedes crecer afuera, crecer hasta.
Esta línea de investigación continuó durante los años setenta, ochenta y noventa como una búsqueda académica, con soluciones a nuevos problemas. ¿Cómo enfrías el interior de un cubo? Puede poner canales fríos por todo el chip. Si bien estos problemas eran fáciles de definir y las soluciones fáciles de explicar, era difícil llevar la idea completa a través de la fabricación a un producto terminado. Una forma mucho más fácil de aumentar la densidad de transistores era apilar paquetes individuales uno encima del otro.
El chip principal de la Raspberry Pi Zero son en realidad dos circuitos integrados. La parte inferior es el procesador ARM, mientras que la parte superior es la DRAM. Esto se conoce como conjunto Pack on Pack (POP).
Estos paquetes en dispositivos de empaque son visibles, aunque en ángulo oblicuo, en docenas de dispositivos. El chip grande en Raspberry Pi Zero, Model A y Model B son dispositivos POP, con la RAM en el chip superior conectado directamente a la CPU Broadcom. Los últimos módulos RAM de gama alta también utilizan esta técnica. Los estándares de memoria JEDEC no consisten en módulos DDR3 de 16 GB, pero eso no significa que no pueda comprarlos. Aquí, nuevamente, los dispositivos PoP son la forma en que las empresas rodean los problemas de interconexión.
El estado actual de los chips 3D
Samsung V-NAND [image source]Aunque la idea de chips 3D construidos a partir de múltiples capas de silicio es una idea antigua, solo recientemente hemos visto que dicha tecnología la transforma en dispositivos de consumo. En 2013, Samsung se trasladó al mercado de Flash 3D con V-NAND, considerado el primer nivel de producto real de tecnología de transistores 3D.
Chipworks hizo una terrible demolición de un Samsung V-NAND que se encuentra en el SSD 850 Pro de Samsung. Es, hasta cierto punto, un logro increíble de la ingeniería. La pila V-NAND que se encuentra en estos SSD es un sándwich de transistores de 38 capas, y cada transistor contiene una pieza de información.
Esta innovación obviamente le permite a Samsung colocar más transistores en un área pequeña, lo que conduce a mayores capacidades. Si cree en el material comercial de Samsung, se pueden colocar hasta 100 capas de transistores en un chip, allanando el camino para unidades de disco de muy, muy alta capacidad. Esta habilidad no es la única ventaja; gracias a la construcción de V-NAND, se reduce la interferencia entre las celdas de memoria, lo que aumenta el disco de manera más eficiente. La resistencia a la escritura, la cantidad de veces que se puede escribir una celda de memoria sin deteriorarse, se mejora con respecto a la memoria flash NAND 2D normal.
Aunque la mayoría de las afirmaciones sobre la tecnología Samsung V-NAND 3D Flash se comercializan, no se puede negar que es un SSD muy bueno. Eche un vistazo a cualquier hilo sobre "sugerencia de construcción" en los foros de cualquier comunidad informática y encontrará un SSD Samsung 850 Pro en algún lugar de la lista de piezas. 3D Flash es un triunfo tecnológico y un éxito de mercado. La pregunta en todas las mentes es entonces '¿cuándo será algo más que SSD?'
La próxima generación de GPU de Nvidia, Volta, tendrá DRAM apilada cuando se lance en 2018. Aunque este es aproximadamente el mismo nivel de complejidad que NAND Flash apilado, todavía nos dice que los chips 3D llegan a la corriente principal, y es solo una cuestión de tiempo antes de que podamos pensar en una CPU como un verdadero dispositivo 3D, y no solo unas pocas capas colocadas una encima de la otra.
CPU 3D
Si rastrea los orígenes de avances tecnológicos interesantes en semiconductores, la progresión habitual comienza con las universidades, pasa a la producción con memorias y, en última instancia, se convierte en parte del pegamento que mantiene unidas las CPU. Érase una vez Intel mejor conocido por sus chips DRAM de alta capacidad (¡cientos de bytes!), Antes de que el conocimiento adquirido en su fabricación se transfiriera a las CPU.
Intel EMIB. [image source]Esto inevitablemente significa CPU proyectadas con docenas de capas. Para Intel, el próximo gran avance es el Puente de interconexión de múltiples matrices integrado (EMIB), que toma el concepto de PoP, lo priva de epoxi y hace todo a un nivel mucho más bajo. El EMIB es efectivamente un plano trasero entre dados. Al colocar varios lanzadores en una pieza de silicio, con caminos que hacen un túnel en zigzag, Intel puede colocar muchos circuitos diferentes en una pieza de silicio.
El envío de múltiples molinos a una sola pieza de silicio será una ventaja para Intel, especialmente con Altera IP en su cartera, no es exactamente un verdadero chip tridimensional. Eso tendrá que esperar un rato; solo tenemos Flash 3D durante unos años, y la RAM 3D ya no será pública durante otros dos años. Hacer una CPU 3D es un desafío de ingeniería mucho más complejo, y para eso podríamos esperar la mayor parte de una década.
Sin embargo, se lanzarán chips tridimensionales. Ya era hora. Simplemente, no hay otra forma de aumentar la densidad de los enlaces, el número de dispositivos en un chip o la velocidad que moviéndose en una tercera dimensión de silicio.
Rico R dice:
La "oblea de silicio" no es una "oblea de silicona": las siliconas son polímeros, el silicio es un elemento puro.
Brian Benchoff dice:
Trampa de comentarios. Te enamoraste de ella.
PenutbutterJellyTime dice:
De verdad te creo. lmfao.
PCLab.pl dice:
¡Genial ver este tema en La-Tecnologia!
Sin embargo, ¡el abandono de los interceptores de silicio y las vías a través del silicio es una vergüenza! Numerosas empresas envían siliconas apiladas en 3D, incluida la memoria HBM, que usted describe como "no será pública hasta dentro de dos años". Samsung, Intel y Nvidia están lejos de ser líderes en este campo.DV82XL dice:
Próxima parada: Computronio
Volumen dice:
Eso depende mucho de Unobtainium.
krs013 dice:
Y Wonderflonium.
AussieLauren dice:
Enfriado con Immatereon
Ed Minchau dice:
Encerrado en Scrith.
Sr. Nada dice:
y con fuente de alimentación lemmia.
mojojoe dice:
Improbolium interno
MS-JEFE dice:
¿No hay alguna información de que la imagen del título fue tomada por Tron (1982)?
Brian Benchoff dice:
Las imágenes destacadas y en miniatura fueron creadas por nuestro ilustrador, Joe Kim. Puedes encontrar su trabajo aquí. De todos modos, se parece más a Moses de South Park.
MS-JEFE dice:
Oh, lo siento entonces. Realmente se parecía a la película.
Pero, sinceramente, se parece más a un MCP que a Moisés.tekkieneet dice:
No estoy seguro de si Moses coincidiría con pernos 3D y una cortina de pantalla de tubería ...
dustin evans (@dl_evans) dice:
Guau. Su trabajo es asombroso.
Laszlo dice:
Gracias Brian, siempre he querido preguntar quiénes son estos increíbles artistas.
Reviso la-tecnologia.com en parte para ver los posibles nuevos gráficos.S0lll0s dice:
Aquí llegó a estar de acuerdo, es bastante similar a la imagen de Moisés de South Park.
Tore Lund dice:
¿Entonces también diseñó la mala IA de Tron en 1982?
https://brianwelk.files.wordpress.com/2012/11/mcp1.jpg¿O su obra de arte es la adición de las tuberías?
Brian Benchoff dice:
Estaremos encantados de informarle si Disney nos demanda.
Mike Carter dice:
Tienes que vaciar los pedidos en I + D, jejeje.
jcamdr dice:
No entiendo por qué el artículo habla de que Nvidia tendrá algo en 2018, mientras que AMD ya tiene una memoria DRAM apilada desde hace medio año.
http://www.amd.com/en-us/innovations/software-technologies/hbm
https://eo.wikipedia.org/wiki/High_Bandwidth_Memoryrasz_pl dice:
derecho
¿Por qué citar a Nvidia cuando AMD desarrolló esta tecnología y realmente envió un producto?
nvidia, por otro lado, afirmó que Pascal tendría HMB; no se usó, y luego LIE PRINT alegó que ya había grabado GPU de 16 nm.
http://semiaccurate.com/2016/01/11/nvidia-pascal-over-a-year-ahead-of-1416nm-competition/Fennec dice:
Sí, exactamente lo que diré. Prueba de que los “periodistas” de La-Tecnologia investigan poco o nada sobre lo que escriben. Ni siquiera google rápido ...
Quinto dice:
Quizás no deberías leer la-tecnologia para el periodismo, entonces. Si quiero investigación, y todas las referencias técnicas que la acompañan, hay otros blogs legibles; principalmente directamente de varios grupos de investigación universitarios. Esa no es la razón para leer, la línea de consejos, la comunidad, los trucos y los creadores son lo que vale la pena leer.
Pero sigue leyendo y quejándote de cualquier cosa que no se ajuste a tu ideal. Podría ofrecer mejorarlo, como jcamdr, que extrajo información adicional; pero "imitar" eso con un sarcasmo es más fácil, supongo.
jcamdr dice:
No estoy de acuerdo. Cuando alguien escribe un texto sobre “El estado actual de los chips 3D”, los lectores esperan que el autor haga al menos comprobaciones muy básicas, como intenta decir Fennec con sus propias palabras.
El autor está hablando de un estándar JEDEC, por lo que tiene sentido hablar sobre el estándar JEDEC para DRAM apiladas con HBM, que existe desde 2013 y actualmente está en producción para las GPU de AMD. AMD ha estado trabajando en esta tecnología desde 2008, por lo que lógicamente sucede en el artículo.
Incluso si no le gustan algunas reacciones, es completamente legítimo para un error tan simple. A veces hay más comentarios sobre un asunto mucho más vanidoso. ¿Y cuál es el propósito de su comentario específico de todos modos? No das más información como recomiendas por ejemplo.
Harold dice:
¿No le gustas a nadie?
"No hackear."
"El sitio web se llama 'Hack por día', por lo que solo se permite un hack por día, y los editoriales son muy informativos"."Este artículo no está muy bien investigado".
"Los artículos editoriales bien investigados no son la razón por la que venimos a HaD, sino los trucos".quibelez dice:
... al igual que estoy seguro de que no le importaría en absoluto un compendio titulado "La vida en el planeta Tierra", que de alguna manera se olvidó de mencionar que aquí existe algo más complejo que las amebas. Bien, próximo Caballero Blanco por favor ...
Harold dice:
Me burlo de los caballeros blancos.
Harold dice:
También mostré algo de hipocresía.
Kratz dice:
Sin embargo, el rendimiento debe batir. Asumiría que duplicar el número de capas duplicaría su tasa de fallas.
Ludwig dice:
Creo que quiere decir que la tasa de éxito se elevaría al cuadrado por cada duplicación de capas.
Quinto dice:
Cuadrado, sí, eso tendría más sentido. Pero calcular una tasa de éxito frente a una tasa de fracaso depende de cómo se mida. Wolfram Alpha hace las extrañas matemáticas de (50%) ^ 2 siendo (50 ^ 2) / 100, porque porcentaje significa "por cien". Eso requeriría un 50% de éxito hasta un 2500% al cuadrado.
Harold dice:
Tal vez sea porque no trata el porcentaje como una cifra difícil, sino más bien como otra forma de escribir un multiplicador.
Megol dice:
Lo necesitamos. Lo realmente importante al apilar cosas es que cada capa es plana, si se puede aplanar cada capa adicional, los errores de capa no se multiplicarán. Costará mucho dinero, por supuesto, por lo que el chip de más de 1000 capas está muy lejos en el futuro (si es que alguna vez lo hace). Sin embargo, el uso de apilamiento 3D también permite una litografía menos costosa, p. Ej. Usar 28 nm por capa con 4 capas lógicas es quizás más útil y mucho más económico que hacer un chip de 7 nm con una capa lógica.
(Esto está muy simplificado: la calidad que se puede depositar en cada nueva capa de silicio es otro aspecto muy importante para los errores, el rendimiento y la producción de calor, la calidad de las VIA es diferente. El problema es mucho más complejo que la ciencia espacial :))
Chris dice:
Aunque reducir la distancia que deben recorrer las señales reducirá la resistencia de la carretera y, por lo tanto, el calor, creo que el calor generado por los transistores durante su conmutación será de órdenes mayores. La ventaja de los chips 2D es que puede construirlo todo con un disipador de calor. Cuando entierra transistores profundamente en un bloque de silicio, hacer que el calor sea mucho más difícil (y requerirá que pase a través de otros transistores en el camino). Será interesante ver cómo se maneja este problema (estoy seguro de que están trabajando en ello)
Dax dice:
No lo harán. Es por eso que la técnica se aplica primero a RAM y Flash: una menor necesidad de potencia activa.
Las ideas para enfriar una CPU de 1000 capas implican principalmente sacrificar la mayor parte de la densidad del transistor perforando agujeros con algún tipo de líquido volátil a través de ellos. por lo que el chip estaría en un tubo caliente, similar a cómo se proyectaron las supercomputadoras Cray con flujo de flúor a través y entre las placas de circuito.
El problema obvio es que habrá desperdicios que se atascarán en los canales diminutos y la CPU se calienta y muere.
kratz dice:
Creo que para las CPU pondrías las cosas muy activas en la parte inferior cerca del calor, pondrías las cosas baratas en las capas superiores. Incluso si solo hizo dos capas, y podría usar el área completa de la capa inferior para los núcleos y colocar el caché y otros elementos de ram en la capa superior completa (tal vez una capa intermedia para el enrutamiento), podría actualizar significativamente su procesador sin agregar demasiado aislamiento térmico.
Ludwig dice:
¿Quizás esto estimulará más investigaciones sobre computación termodinámicamente reversible?
CRJEEA dice:
Pon 42, agrega mucho calor y obtén 6 * 7
CRJEEA dice:
Tal vez lo hagan como con las baterías de taladro.
Tal vez perforarán agujeros y canales a través del chip y bombearán / succionarán algo frío a través de ellos.Ludwig dice:
ciertamente se puede aumentar un área límite de un volumen dado, pero el volumen seguirá escalando como el cubo de longitud, y el área solo como un cuadrado ... los canales son solo un truco temporal (un factor de mejora constante, no algo que pueda tratar con el cuadrado) contra un cubo).
Markus dice:
Tal vez puedas poner los grandes cachés de último nivel en unas pocas capas en la parte inferior, luego más y más cosas densas en energía más arriba. No hay mucho "3d", pero con 4-8 capas obtienes 4-8 veces más piezas de dados. Una computadora moderna tiene puntos calientes que tienen tanta densidad de energía como el chip en promedio.
Y muchos de los chips pop en teléfonos celulares, etc., controlan térmicamente incluso con una placa de drama en la parte superior, por lo que podrían ser capaces de manejar incluso en una pila de lógica.
_No digas dice:
"Márketing". Como británico, ¡esto es nuevo para mí! Creo que al señor Benchoff le gustan los "-ismos" británicos.
Stefano dice:
Tiene diferentes implicaciones en inglés americano:
http://catb.org/jargon/html/W/wank.htmldarren dice:
Esta página es muy extrañamente legible con el significado que conoce este hablante de inglés estadounidense.
Reacción en cadena dice:
Todavía se habla de agregar tubos calientes de grafeno dentro del silicio, como torres verticales.
mcnugget dice:
¿Por qué perder el tiempo usando grafeno como tubo caliente? En muchos avances se ha utilizado el grafeno directamente como capa conductora. Con una resistencia tan baja, se generaría poco calor y no habría necesidad de extracción de calor. Es simplemente una mejor eficiencia. Además, las capas de un átomo de espesor significan más apilamiento en la misma área cúbica que el silicio. Soy escéptico del grafeno debido a sus aplicaciones útiles, sin embargo, los circuitos integrados parecen ser su sólido futuro. La tecnología de batería mejorada con grafeno sería excelente, pero se está avanzando muy poco allí y no se está generando nada más que emoción.
Megol dice:
Usar grafeno como conductores (algo que todavía es teórico, cambiar los materiales de interconexión es una tarea muy compleja) no reduciría significativamente el calentamiento del chip. Los transistores tienen una corriente de fuga fija y una corriente dependiente del interruptor activo variable y los enlaces de grafeno no los afectarían directamente. Ciertamente ayudaría ya que el retardo RC reducido, etc.también afecta el tamaño del transistor, pero aún habría mucho calor que se debe transmitir para que los dispositivos funcionen.
Ludwig dice:
Incluso si con la tecnología más moderna de hoy en día, los costos de los cálculos de capas superiores aún no se compensarían con ganancias de rendimiento, podrían compensarse con consideraciones infosociales, ya que inspeccionar chips de cálculo de alto nivel podría ser mucho más difícil.
Izzy Mizziz Tata dice:
Recuerdo que a mediados de los 70 y yo trabajaba en Fairchild R&D, (entonces presidente) Lester Hogan anunció un proyecto de memoria 3D ... hasta donde yo sé, nunca salió de la hoja del proyecto ... pero fue divertido pensar en ello ... IBM Almaden también trabajó un poco en esto a mediados de la década de 1990.
nsayer dice:
Vi el título e inmediatamente pensé en la configuración de RAM PoP de la Raspberry Pi. Tal cosa es 3D solo en el sentido de que el edificio de oficinas intermedias es 3D, es decir ... no tanto. Un edificio de oficinas es realmente un diseño apilado de subestructuras de 1 piso. Las únicas conexiones lógicas entre ellos son los "autobuses de servicio", que proporcionan servicios públicos y entrada / salida humana entre cada uno y la entrada de la estructura.
El siguiente nivel de abstracción con esta idea fue el antiguo World Trade Center en Manhattan. Cada una de las torres gemelas constaba de tres edificios de oficinas de cien pisos apilados verticalmente. En la base de la segunda y tercera había un "vestíbulo celestial" al que se accede mediante un ascensor expreso desde la planta baja. Luego cambiamos a ascensores "locales" apilados verticalmente para que el ascensor de los pisos 1 al 99 utilizara el mismo espacio vertical que los de los pisos 100-199 y 200-299 (de hecho, era un poco más complejo, ya que en realidad había ascensores separados para 1-33, 34-66 y 67-99, y más tarde separados, que fueron del Vestíbulo Celestial 1 a 100-133, 134-166 y 167-199 y así sucesivamente).
Pero nada de eso parece una arquitectura 3D, más como PoP. La verdadera arquitectura 3D sería más similar a la Winchester Mystery House, que tiene todo tipo de vínculos entre las dos historias para expandir las relaciones entre pisos. Es algo que incluso hoy en día es bastante raro.
nsayer dice:
Bien, volví y verifiqué ... Divida todos los números en ese comentario por 3 (excepto donde dice "3D"). 🙂
dan dice:
Los mejores chips 3D funcionarían así,
Estaría hecho de grafeno en forma de superficie mínima (mesa) o incluso superficies anidadas,
http://www.pa.msu.edu/people/tomanek/GNJ/SI/periodic-minimal-surface/index.html
Excepto que las grietas y agujeros se perforan fuera de la superficie porque la forma exacta de las estructuras de los bordes permite formar áreas que van desde superconductores hasta semiconductores y aislantes, sin otros elementos involucrados.
Puede construir un circuito óptimo simplemente organizando los enlaces de los átomos de carbono y las relaciones entre las capas, pero si lo hace, tiene aún más opciones. El dopaje se clasifica en dos categorías, áreas cambiantes para el cambio propiedades eléctricas y áreas cambiantes para causar cambios de curvatura para hacer que la superficie mínima se ensamble.
Ver:
http://link.springer.com/article/10.1007%2Fs12274-014-0611-z
https://books.google.com.au/books?id=2Ku9BAAAQBAJ
http://www.innovationtoronto.com/2015/12/123819/
http://physicsforme.com/2011/05/28/how-to-make-graphene-superconducting/
http://phys.org/news/2015-04-holes-graphene-energy-storage-capacity.html
https://physics.aps.org/articles/v3/46
http://what-when-how.com/nanoscience-and-nanotechnology/fullerenes-topology-and-structure-part-1-nanotechnology/La única razón por la que no podemos hacer esto en este momento es que los métodos de fabricación no están lo suficientemente maduros, incluso si todos los pasos básicos se han demostrado en el laboratorio.
Megol dice:
¿Por qué el grafeno sería mejor en un proyecto de este tipo que el niobio ya conocido y utilizado? Si se quiere utilizar la lógica superconductora, entonces ya se conoce la forma de hacer proyectos 3D reales con niobio: falta el esfuerzo para mejorar los procesos de fabricación.
La lógica superconductora es más compatible con el apilamiento 3D debido a los efectos de calentamiento muy disminuidos, el hecho de que la capa lógica es la misma (o puede ser la misma) que las capas de enrutamiento de metal, etc. El problema es el enfriamiento.
dan dice:
Puede componer superficies mínimas de grafeno usted mismo mediante bioquímica. Tome las vías metabólicas que hacen https://en.wikipedia.org/wiki/Hypericin y cámbielas para que los grupos R codifiquen este comportamiento. http://www.logarithmic.net/ghost.xhtml?bbBBbB&bbBbBB No te diré cómo hacer todo, pero esa es la dirección en la que debes mirar.
Una vez que el dispositivo de su computadora sea autónomo, puede tener un flujo de gas licuado inerte a través de la estructura si necesita enfriamiento. La superficie mínima es más que 2D y menos que 3D, por lo que puede anidarlos y aún tener caminos a través de todo un conjunto para enfriar o atravesar fotones. Sin embargo, obtiene una interfaz óptica y se interconecta de forma gratuita. Recuerda esos trozos de grafeno semiconductor ...
dan dice:
Perdón por los errores tipográficos, y olvidé mencionar que los gráficos fantasma están completos en Turing para que puedan crear cualquier plantilla. Tampoco se limitan a 2D. Entonces, los códigos correctos crearán cualquier plantilla de destino. http://www.logarithmic.net/pfh/blog/01104447019 Entonces, el truco consiste en volver de la clave requerida al código que la produce, una tarea insignificante, pero del tipo para el que las computadoras cuánticas pueden ser una solución de ideas.
Andrés Pullin (@AndrewPullin) dice:
Necesitarán encontrar sustratos para que esto funcione, para la filtración térmica.
Megol dice:
La solución ideal sería una forma barata y rápida de hacer aislamiento entre capas de diamante monocristalino. ¡Pero entonces la antigravedad también sería algo genial! 😉
Andrés Pullin (@AndrewPullin) dice:
De alguna manera omití una palabra allí ... la palabra más importante ... que mostraste: diamante.
De todos modos ... si usan sustratos de diamante y luego los apilan, obtendrán el efecto de enfriamiento deseado.
